AES算法的Verilog实现

文件列表：
├aes_core
│  ├bench
│  │  ├CVS
│  │  │  ├Entries
│  │  │  ├Repository
│  │  │  ├Root
│  │  ├verilog
│  │  │  ├CVS
│  │  │  │  ├Entries
│  │  │  │  ├Repository
│  │  │  │  ├Root
│  │  │  ├test_bench_top.v
│  ├CVS
│  │  ├Entries
│  │  ├Repository
│  │  ├Root
│  ├doc
│  │  ├aes.pdf
│  │  ├CVS
│  │  │  ├Entries
│  │  │  ├Repository
│  │  │  ├Root
│  ├rtl
│  │  ├CVS
│  │  │  ├Entries
│  │  │  ├Repository
│  │  │  ├Root
│  │  ├verilog
│  │  │  ├AES
│  │  │  ├AES.zip
│  │  │  ├aes_cipher_top.v
│  │  │  ├aes_inv_cipher_top.v
│  │  │  ├aes_inv_sbox.v
│  │  │  ├aes_key_expand_128.v
│  │  │  ├aes_rcon.v
│  │  │  ├aes_sbox.v
│  │  │  ├CVS
│  │  │  │  ├Entries
│  │  │  │  ├Repository
│  │  │  │  ├Root
│  │  │  ├timescale.v
│  ├sim
│  │  ├CVS
│  │  │  ├Entries
│  │  │  ├Repository
│  │  │  ├Root
│  │  ├rtl_sim
│  │  │  ├bin
│  │  │  │  ├CVS
│  │  │  │  │  ├Entries
│  │  │  │  │  ├Repository
│  │  │  │  │  ├Root
│  │  │  │  ├Makefile
│  │  │  ├CVS
│  │  │  │  ├Entries
│  │  │  │  ├Repository
│  │  │  │  ├Root
│  │  │  ├run
│  │  │  │  ├CVS
│  │  │  │  │  ├Entries
│  │  │  │  │  ├Repository
│  │  │  │  │  ├Root
│  │  │  │  ├waves
│  │  │  │  │  ├CVS
│  │  │  │  │  │  ├Entries
│  │  │  │  │  │  ├Repository
│  │  │  │  │  │  ├Root
│  │  │  │  │  ├waves.do
│  ├syn
│  │  ├bin
│  │  │  ├comp.dc
│  │  │  ├CVS
│  │  │  │  ├Entries
│  │  │  │  ├Repository
│  │  │  │  ├Root
│  │  │  ├design_spec.dc
│  │  │  ├lib_spec.dc
│  │  │  ├read.dc
│  │  ├CVS
│  │  │  ├Entries
│  │  │  ├Repository
│  │  │  ├Root
│  ├vim_session.vim

AES算法的Verilog实现.zip (100.91 KB, 下载次数: 0, 售价: 10 积分)

2025-2-6 13:17 上传

点击文件名下载附件