Quartus EDA交通灯控制电路的设计实训报告与Verilog源码

发表于 2023-12-25 18:17:51

文件列表：
├文件夹1：[M20_VGA display]
│  ├文件夹1：[code]
│  │  ├(1).VGA_CTL.v.swp
│  │  ├(2)clock_gen.v
│  │  ├(3)led_block.v
│  │  ├(4)vga_ctrl_module.v
│  │  ├(5)vga_module.v
│  │  ├(6)vga_top.v
│  │  ├(7)vga_top.v.bak
│  │  └█
│  ├(1)FPGA开发板系列教程之中级篇20：VGA显示.pdf
│  ├文件夹2：[modelsim]
│  │  ├(1)modelsim.ini
│  │  ├(2)tb.do
│  │  ├(3)transcript
│  │  ├(4)VGA.cr.mti
│  │  ├(5)VGA.mpf
│  │  ├(6)vsim.wlf
│  │  ├(7)wave.do
│  │  ├文件夹1：[work]
│  │  │  ├文件夹1：[vga_ctrl_module]
│  │  │  │  ├(1)_primary.dat
│  │  │  │  ├(2)_primary.dbs
│  │  │  │  ├(3)_primary.vhd
│  │  │  │  └█
│  │  │  ├文件夹2：[vga_module]
│  │  │  │  ├(1)verilog.asm
│  │  │  │  ├(2)verilog.rw
│  │  │  │  ├(3)_primary.dat
│  │  │  │  ├(4)_primary.dbs
│  │  │  │  ├(5)_primary.vhd
│  │  │  │  └█
│  │  │  ├文件夹3：[vga_rom]
│  │  │  │  ├(1)_primary.dat
│  │  │  │  ├(2)_primary.dbs
│  │  │  │  ├(3)_primary.vhd
│  │  │  │  └█
│  │  │  ├文件夹4：[vga_tb]
│  │  │  │  ├(1)verilog.asm
│  │  │  │  ├(2)verilog.rw
│  │  │  │  ├(3)_primary.dat
│  │  │  │  ├(4)_primary.dbs
│  │  │  │  ├(5)_primary.vhd
│  │  │  │  └█
│  │  │  ├(1)_info
│  │  │  ├文件夹5：[_temp]
│  │  │  │  └█
│  │  │  ├(2)_vmake
│  │  │  └█
│  │  └█
│  ├文件夹3：[project]
│  │  ├文件夹1：[db]
│  │  │  ├(1)logic_util_heursitic.dat
│  │  │  ├(2)prev_cmp_vga_top.qmsg
│  │  │  ├(3)vga_top.(0).cnf.cdb
│  │  │  ├(4)vga_top.(0).cnf.hdb
│  │  │  ├(5)vga_top.(1).cnf.cdb
│  │  │  ├(6)vga_top.(1).cnf.hdb
│  │  │  ├(7)vga_top.(2).cnf.cdb
│  │  │  ├(8)vga_top.(2).cnf.hdb
│  │  │  ├(9)vga_top.(3).cnf.cdb
│  │  │  ├(10)vga_top.(3).cnf.hdb
│  │  │  ├(11)vga_top.(4).cnf.cdb
│  │  │  ├(12)vga_top.(4).cnf.hdb
│  │  │  ├(13)vga_top.asm.qmsg
│  │  │  ├(14)vga_top.asm_labs.ddb
│  │  │  ├(15)vga_top.cbx.xml
│  │  │  ├(16)vga_top.cmp.bpm
│  │  │  ├(17)vga_top.cmp.cdb
│  │  │  ├(18)vga_top.cmp.ecobp
│  │  │  ├(19)vga_top.cmp.hdb
│  │  │  ├(20)vga_top.cmp.logdb
│  │  │  ├(21)vga_top.cmp.rdb
│  │  │  ├(22)vga_top.cmp.tdb
│  │  │  ├(23)vga_top.cmp0.ddb
│  │  │  ├(24)vga_top.cmp2.ddb
│  │  │  ├(25)vga_top.cmp_bb.cdb
│  │  │  ├(26)vga_top.cmp_bb.hdb
│  │  │  ├(27)vga_top.cmp_bb.logdb
│  │  │  ├(28)vga_top.cmp_bb.rcf
│  │  │  ├(29)vga_top.dbp
│  │  │  ├(30)vga_top.db_info
│  │  │  ├(31)vga_top.eco.cdb
│  │  │  ├(32)vga_top.fit.qmsg
│  │  │  ├(33)vga_top.hier_info
│  │  │  ├(34)vga_top.hif
│  │  │  ├(35)vga_top.map.bpm
│  │  │  ├(36)vga_top.map.cdb
│  │  │  ├(37)vga_top.map.ecobp
│  │  │  ├(38)vga_top.map.hdb
│  │  │  ├(39)vga_top.map.logdb
│  │  │  ├(40)vga_top.map.qmsg
│  │  │  ├(41)vga_top.map_bb.cdb
│  │  │  ├(42)vga_top.map_bb.hdb
│  │  │  ├(43)vga_top.map_bb.logdb
│  │  │  ├(44)vga_top.merge_hb.atm
│  │  │  ├(45)vga_top.pre_map.cdb
│  │  │  ├(46)vga_top.pre_map.hdb
│  │  │  ├(47)vga_top.psp
│  │  │  ├(48)vga_top.pss
│  │  │  ├(49)vga_top.rtlv.hdb
│  │  │  ├(50)vga_top.rtlv_sg.cdb
│  │  │  ├(51)vga_top.rtlv_sg_swap.cdb
│  │  │  ├(52)vga_top.sgdiff.cdb
│  │  │  ├(53)vga_top.sgdiff.hdb
│  │  │  ├(54)vga_top.signalprobe.cdb
│  │  │  ├(55)vga_top.sld_design_entry.sci
│  │  │  ├(56)vga_top.sld_design_entry_dsc.sci
│  │  │  ├(57)vga_top.syn_hier_info
│  │  │  ├(58)vga_top.tan.qmsg
│  │  │  ├(59)vga_top.tis_db_list.ddb
│  │  │  └█
│  │  ├文件夹2：[incremental_db]
│  │  │  ├文件夹1：[compiled_partitions]
│  │  │  │  ├(1)vga_top.db_info
│  │  │  │  ├(2)vga_top.root_partition.cmp.cbp
│  │  │  │  ├(3)vga_top.root_partition.cmp.cdb
│  │  │  │  ├(4)vga_top.root_partition.cmp.dfp
│  │  │  │  ├(5)vga_top.root_partition.cmp.hdb
│  │  │  │  ├(6)vga_top.root_partition.cmp.kpt
│  │  │  │  ├(7)vga_top.root_partition.cmp.logdb
│  │  │  │  ├(8)vga_top.root_partition.cmp.rcfdb
│  │  │  │  ├(9)vga_top.root_partition.cmp.re.rcfdb
│  │  │  │  ├(10)vga_top.root_partition.hbdb.cdb
│  │  │  │  ├(11)vga_top.root_partition.map.cbp
│  │  │  │  ├(12)vga_top.root_partition.map.cdb
│  │  │  │  ├(13)vga_top.root_partition.map.dpi
│  │  │  │  ├(14)vga_top.root_partition.map.hdb
│  │  │  │  ├(15)vga_top.root_partition.map.kpt
│  │  │  │  └█
│  │  │  ├(1)README
│  │  │  └█
│  │  ├(1)vga_top.asm.rpt
│  │  ├(2)vga_top.done
│  │  ├(3)vga_top.fit.rpt
│  │  ├(4)vga_top.fit.smsg
│  │  ├(5)vga_top.fit.summary
│  │  ├(6)vga_top.flow.rpt
│  │  ├(7)vga_top.map.rpt
│  │  ├(8)vga_top.map.summary
│  │  ├(9)vga_top.pin
│  │  ├(10)vga_top.pof
│  │  ├(11)vga_top.qpf
│  │  ├(12)vga_top.qsf
│  │  ├(13)vga_top.qsf.bak
│  │  ├(14)vga_top.qws
│  │  ├(15)vga_top.sof
│  │  ├(16)vga_top.sta.rpt
│  │  ├(17)vga_top.sta.summary
│  │  ├(18)vga_top.tan.rpt
│  │  ├(19)vga_top.tan.summary
│  │  └█
│  ├文件夹4：[testbench]
│  │  ├(1)vga_tb.v
│  │  └█
│  ├文件夹5：[资料]
│  │  ├(1)FPGA的VGA显示程序_彩条_十字.doc
│  │  ├(2)verilog_vga显示囧字.txt
│  │  ├(3)verilog的VGA显示控制.doc
│  │  ├(4)VGA时序详解.pdf
│  │  ├(5)VGA时序说明.pdf
│  │  ├(6)VGA显示的FPGA实现方法.pdf
│  │  ├(7)VGA驱动与实现.pdf
│  │  ├(8)基于CPLD的VGA视频显示系统的设计.doc
│  │  └█
│  └█
└█

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