FPGA纯逻辑实现Modbus通信

文件列表：
├文件夹1：[modbus_crc_verilog-main]
│  ├文件夹1：[modbus_rtu_slave_rtl]
│  │  ├文件夹1：[tb]
│  │  │  ├(1)modbus_rtu_slave_top_tb.do
│  │  │  ├(2)modbus_rtu_slave_top_tb.v
│  │  │  ├(3)modelsim.ini
│  │  │  ├文件夹1：[rtl_work]
│  │  │  │  ├文件夹1：[@_opt]
│  │  │  │  │  ├(1)_lib.qdb
│  │  │  │  │  ├(2)_lib1_0.qdb
│  │  │  │  │  ├(3)_lib1_0.qpg
│  │  │  │  │  ├(4)_lib1_0.qtl
│  │  │  │  │  ├(5)_lib2_0.qdb
│  │  │  │  │  ├(6)_lib2_0.qpg
│  │  │  │  │  ├(7)_lib2_0.qtl
│  │  │  │  │  ├(8)_lib3_0.qdb
│  │  │  │  │  ├(9)_lib3_0.qpg
│  │  │  │  │  ├(10)_lib3_0.qtl
│  │  │  │  │  ├(11)_lib4_0.qdb
│  │  │  │  │  ├(12)_lib4_0.qpg
│  │  │  │  │  ├(13)_lib4_0.qtl
│  │  │  │  │  ├(14)_lib5_0.qdb
│  │  │  │  │  ├(15)_lib5_0.qpg
│  │  │  │  │  ├(16)_lib5_0.qtl
│  │  │  │  │  └█
│  │  │  │  ├(1)_info
│  │  │  │  ├(2)_lib.qdb
│  │  │  │  ├(3)_lib1_0.qdb
│  │  │  │  ├(4)_lib1_0.qpg
│  │  │  │  ├(5)_lib1_0.qtl
│  │  │  │  ├(6)_vmake
│  │  │  │  └█
│  │  │  ├(4)vsim.wlf
│  │  │  └█
│  │  ├文件夹2：[vivado]
│  │  │  ├(1)clean.sh
│  │  │  ├(2)create_and_build_proj.tcl
│  │  │  ├(3)create_proj.tcl
│  │  │  ├文件夹1：[hdl]
│  │  │  │  ├(1)clk_div.v
│  │  │  │  ├(2)crc_16.v
│  │  │  │  ├(3)ct_15t_gen.v
│  │  │  │  ├(4)ct_35t_gen.v
│  │  │  │  ├(5)DPRAM.v
│  │  │  │  ├(6)exceptions.v
│  │  │  │  ├(7)frame_rx.v
│  │  │  │  ├(8)func_handler.v
│  │  │  │  ├(9)modbus_crc_16.v
│  │  │  │  ├(10)modbus_rtu_slave_top.v
│  │  │  │  ├(11)reset_module.v
│  │  │  │  ├(12)top.v
│  │  │  │  ├(13)tx_response.v
│  │  │  │  ├(14)uart_byte_rx.v
│  │  │  │  ├(15)uart_byte_tx.v
│  │  │  │  └█
│  │  │  ├文件夹2：[ip_cache]
│  │  │  │  ├(1).gitkeep
│  │  │  │  └█
│  │  │  ├(4)Makefile
│  │  │  ├(5)proj_build.sh
│  │  │  ├(6)proj_gen.sh
│  │  │  ├文件夹3：[scripts]
│  │  │  │  ├(1)create_proj.tcl
│  │  │  │  ├(2)gen_xsa.tcl
│  │  │  │  ├(3)implement.tcl
│  │  │  │  ├(4)ip_cache.tcl
│  │  │  │  ├(5)synthesis.tcl
│  │  │  │  └█
│  │  │  ├(7)setenv.sh
│  │  │  ├文件夹4：[vivado_proj]
│  │  │  │  ├(1)vivado.jou
│  │  │  │  ├(2)vivado.log
│  │  │  │  ├文件夹1：[vivado_proj.cache]
│  │  │  │  │  ├文件夹1：[wt]
│  │  │  │  │  │  ├(1)gui_handlers.wdf
│  │  │  │  │  │  ├(2)java_command_handlers.wdf
│  │  │  │  │  │  ├(3)project.wpc
│  │  │  │  │  │  ├(4)synthesis.wdf
│  │  │  │  │  │  ├(5)synthesis_details.wdf
│  │  │  │  │  │  ├(6)webtalk_pa.xml
│  │  │  │  │  │  └█
│  │  │  │  │  └█
│  │  │  │  ├文件夹2：[vivado_proj.hw]
│  │  │  │  │  ├文件夹1：[hw_1]
│  │  │  │  │  │  ├(1)hw.xml
│  │  │  │  │  │  └█
│  │  │  │  │  ├(1)vivado_proj.lpr
│  │  │  │  │  └█
│  │  │  │  ├文件夹3：[vivado_proj.runs]
│  │  │  │  │  ├文件夹1：[impl_1]
│  │  │  │  │  │  ├(1).init_design.begin.rst
│  │  │  │  │  │  ├(2).init_design.end.rst
│  │  │  │  │  │  ├(3).opt_design.begin.rst
│  │  │  │  │  │  ├(4).opt_design.end.rst
│  │  │  │  │  │  ├(5).phys_opt_design.begin.rst
│  │  │  │  │  │  ├(6).phys_opt_design.end.rst
│  │  │  │  │  │  ├(7).place_design.begin.rst
│  │  │  │  │  │  ├(8).place_design.end.rst
│  │  │  │  │  │  ├(9).route_design.begin.rst
│  │  │  │  │  │  ├(10).route_design.end.rst
│  │  │  │  │  │  ├(11).vivado.begin.rst
│  │  │  │  │  │  ├(12).vivado.end.rst
│  │  │  │  │  │  ├(13).Vivado_Implementation.queue.rst
│  │  │  │  │  │  ├(14).write_bitstream.begin.rst
│  │  │  │  │  │  ├(15).write_bitstream.end.rst
│  │  │  │  │  │  ├(16)gen_run.xml
│  │  │  │  │  │  ├(17)htr.txt
│  │  │  │  │  │  ├(18)init_design.pb
│  │  │  │  │  │  ├(19)ISEWrap.js
│  │  │  │  │  │  ├(20)ISEWrap.sh
│  │  │  │  │  │  ├(21)opt_design.pb
│  │  │  │  │  │  ├(22)phys_opt_design.pb
│  │  │  │  │  │  ├(23)place_design.pb
│  │  │  │  │  │  ├(24)project.wdf
│  │  │  │  │  │  ├(25)route_design.pb
│  │  │  │  │  │  ├(26)rundef.js
│  │  │  │  │  │  ├(27)runme.bat
│  │  │  │  │  │  ├(28)runme.log
│  │  │  │  │  │  ├(29)runme.sh
│  │  │  │  │  │  ├(30)top.bit
│  │  │  │  │  │  ├(31)top.tcl
│  │  │  │  │  │  ├(32)top.vdi
│  │  │  │  │  │  ├(33)top_bus_skew_routed.pb
│  │  │  │  │  │  ├(34)top_bus_skew_routed.rpt
│  │  │  │  │  │  ├(35)top_bus_skew_routed.rpx
│  │  │  │  │  │  ├(36)top_clock_utilization_routed.rpt
│  │  │  │  │  │  ├(37)top_control_sets_placed.rpt
│  │  │  │  │  │  ├(38)top_drc_opted.pb
│  │  │  │  │  │  ├(39)top_drc_opted.rpt
│  │  │  │  │  │  ├(40)top_drc_opted.rpx
│  │  │  │  │  │  ├(41)top_drc_routed.pb
│  │  │  │  │  │  ├(42)top_drc_routed.rpt
│  │  │  │  │  │  ├(43)top_drc_routed.rpx
│  │  │  │  │  │  ├(44)top_io_placed.rpt
│  │  │  │  │  │  ├(45)top_methodology_drc_routed.pb
│  │  │  │  │  │  ├(46)top_methodology_drc_routed.rpt
│  │  │  │  │  │  ├(47)top_methodology_drc_routed.rpx
│  │  │  │  │  │  ├(48)top_opt.dcp
│  │  │  │  │  │  ├(49)top_physopt.dcp
│  │  │  │  │  │  ├(50)top_placed.dcp
│  │  │  │  │  │  ├(51)top_power_routed.rpt
│  │  │  │  │  │  ├(52)top_power_routed.rpx
│  │  │  │  │  │  ├(53)top_power_summary_routed.pb
│  │  │  │  │  │  ├(54)top_routed.dcp
│  │  │  │  │  │  ├(55)top_route_status.pb
│  │  │  │  │  │  ├(56)top_route_status.rpt
│  │  │  │  │  │  ├(57)top_timing_summary_routed.pb
│  │  │  │  │  │  ├(58)top_timing_summary_routed.rpt
│  │  │  │  │  │  ├(59)top_timing_summary_routed.rpx
│  │  │  │  │  │  ├(60)top_utilization_placed.pb
│  │  │  │  │  │  ├(61)top_utilization_placed.rpt
│  │  │  │  │  │  ├(62)usage_statistics_webtalk.html
│  │  │  │  │  │  ├(63)usage_statistics_webtalk.xml
│  │  │  │  │  │  ├(64)vivado.jou
│  │  │  │  │  │  ├(65)vivado.pb
│  │  │  │  │  │  ├(66)write_bitstream.pb
│  │  │  │  │  │  └█
│  │  │  │  │  ├文件夹2：[synth_1]
│  │  │  │  │  │  ├(1).vivado.begin.rst
│  │  │  │  │  │  ├(2).vivado.end.rst
│  │  │  │  │  │  ├(3).Vivado_Synthesis.queue.rst
│  │  │  │  │  │  ├(4)gen_run.xml
│  │  │  │  │  │  ├(5)htr.txt
│  │  │  │  │  │  ├(6)ISEWrap.js
│  │  │  │  │  │  ├(7)ISEWrap.sh
│  │  │  │  │  │  ├(8)rundef.js
│  │  │  │  │  │  ├(9)runme.bat
│  │  │  │  │  │  ├(10)runme.log
│  │  │  │  │  │  ├(11)runme.sh
│  │  │  │  │  │  ├(12)top.dcp
│  │  │  │  │  │  ├(13)top.tcl
│  │  │  │  │  │  ├(14)top.vds
│  │  │  │  │  │  ├(15)top_utilization_synth.pb
│  │  │  │  │  │  ├(16)top_utilization_synth.rpt
│  │  │  │  │  │  ├(17)vivado.jou
│  │  │  │  │  │  ├(18)vivado.pb
│  │  │  │  │  │  ├(19)__synthesis_is_complete__
│  │  │  │  │  │  └█
│  │  │  │  │  └█
│  │  │  │  ├文件夹4：[vivado_proj.srcs]
│  │  │  │  │  ├文件夹1：[constrs_1]
│  │  │  │  │  │  ├文件夹1：[imports]
│  │  │  │  │  │  │  ├文件夹1：[xdc]
│  │  │  │  │  │  │  │  ├(1)top.xdc
│  │  │  │  │  │  │  │  └█
│  │  │  │  │  │  │  └█
│  │  │  │  │  │  └█
│  │  │  │  │  └█
│  │  │  │  ├(3)vivado_proj.xpr
│  │  │  │  └█
│  │  │  ├文件夹5：[xdc]
│  │  │  │  ├(1)top.xdc
│  │  │  │  └█
│  │  │  └█
│  │  └█
│  └█
└█


FPGA纯逻辑实现Modbus通信.zip (3.14 MB, 下载次数: 0, 售价: 30 积分)

2023-10-4 12:22 上传

点击文件名下载附件